把两块芯片压成一块：EUV以来半导系统编制造的最大年夜立异

编辑：泽南、小舟

在一平方毫米的硅片上建立数百万个连接。

从纳米到埃米，芯片制造商正在不遗余力缩小电路的尺寸。
但对付人们日益增长的算力需求，一项涉及更大尺寸（数百或数千纳米）的技能在未来五年内可能同样主要。

这项技能称为直接稠浊键合（Hybrid Bonding），可在同一封装中将两个或多个芯片堆叠在一起，构建所谓的 3D 芯片。
只管由于摩尔定律逐渐崩溃，晶体管缩小的速率正在变慢，但芯片制造商仍旧可以通过其他办法增加处理器和内存中的晶体管数量。

今年 5 月，在丹佛举行的 IEEE 电子元件和技能会议（ECTC）上，来自天下各地的研究小组公布了该技能的各种来之不易的改进，个中一些结果显示，3D 堆叠芯片之间的连接密度可能达到创记录的水平：每平方毫米硅片上大约有 700 万个连接。

英特尔的 Yi Shi 在 ECTC 大会上报告说，由于半导体技能的新进展，所有这些连接都是必需的。
摩尔定律现在受一个称为系统技能协同优化（STCO）的观点支配，即芯片的功能（例如缓存、输入 / 输出和逻辑）分别利用最前辈工艺制程制造。
然后可以利用稠浊键合和其他前辈封装技能来组装这些子系统，以便让它们像单个硅片一样事情。
但这只有在存在高密度连接的情形下才能实现，这些连接可以在险些没有延迟或能耗的情形下在单独的硅片之间传送数据。

在所有前辈封装技能中，稠浊键合供应了最高密度的垂直连接。
因此，它是前辈封装行业增长最快的领域，Yole Group 技能和市场剖析师 Gabriella Pereira 表示，到 2029 年，该方向的市场规模将增长两倍以上，达到 380 亿美元。
估量到那时，稠浊键合将霸占约一半的市场。

在稠浊键合中，铜 pad 建立在每个芯片的顶面上。
铜被绝缘层（常日是氧化硅）所包围，pad 本身略微凹进绝缘层的表面。
在对氧化物进行化学改性后，将两个芯片面对面压在一起，使每个凹陷的 pad 对齐。
然后逐步加热这个夹层，使铜膨胀到间隙处并熔合，从而连接两个芯片。

1、稠浊键合从两个晶圆或一个芯片和一个晶圆相对开始。
合营面覆盖有氧化物绝缘层和略微凹陷的铜垫，铜垫与芯片的互连层相连。

2、将晶圆压在一起，在氧化物之间形成初始键合。

3、然后缓慢加热堆叠的晶圆，使氧化物稳定连接，并使铜膨胀以形成电连接。

a、为了形成更稳定的键合，工程师须要压平氧化物的末了几纳米。
纵然是轻微的突出或翘曲也会毁坏密集连接。

b、铜必须从氧化物表面凹陷到恰到好处的程度。
太多就无法形成连接，太少就会把晶圆推开。
研究职员正在研究如何将铜掌握到单个原子层的水平。

c、晶圆之间的初始连接是弱氢键。
退火后，连接变成强共价键。
研究职员估量，利用不同类型的表面，如碳氮化硅，则会有更多位置可以形成化学键，将使晶圆之间的连接更稳定。

d、稠浊键合的末了一步可能须要数小时，并且须要高温。
研究职员希望降落温度，缩短工艺韶光。

e、虽然两片晶圆上的铜压在一起形成电连接，但金属的晶粒边界常日不会从一侧穿过另一侧。
研究职员正试图使边界上形成大的单晶铜颗粒，以提高电导率和稳定性。

稠浊键合既可以将一种尺寸的单个芯片连接到一个装满更大尺寸芯片的晶圆上，也可以将两个相同尺寸的整片晶圆键合在一起。
当然，后一种工艺比前一种更成熟，部分缘故原由是它在相机芯片中的运用。
例如，欧洲微电子研究机构 Imec 的工程师已经创造了一些有史以来最密集的晶圆对晶圆键合，键合间隔（或间距）仅为 400 纳米。
但 Imec 仅实现了 2 微米的芯片对晶圆键合间距。

这比较当今在生产的前辈 3D 芯片有了很大的改进（连接间距约为 9 微米）。
而且它比前一代技能有了更大的飞跃：「微凸块」（microbumps）焊料，其间距为几十微米。

「在设备可用之后，将晶圆与晶圆对齐比将芯片与晶圆对齐更随意马虎。
大多数微电子工艺都是针对整片晶圆进行的，」法国研究机构 CEA Leti 集成与封装科学卖力人 Jean-Charles Souriau 说道。
但芯片对晶圆（或芯片到晶圆）技能在高端处理器中可以大放异彩，例如 AMD 的处理器，他们把新技能用于组装其前辈 CPU 和 AI 加速器中的打算核心和缓存。

为了推动两种情形下的间距越来越紧密，研究职员专注于使表面更平坦，使绑定的晶圆更好地粘合在一起，并减少全体过程的韶光和繁芜性。
做好这件事可能会彻底改变芯片的设计办法。

WoW，降落间距

最近的晶圆对晶圆（WoW）研究实现了最紧密的间距 —— 约 360 纳米到 500 纳米 —— 这有关在一件事上付出的大量努力：平整度。
要以 100 纳米级的精度将两个晶圆结合在一起，全体晶圆必须险些完备平坦。
如果它轻微波折或扭曲，全体部分就无法连接。

晶圆的平坦化须要一项称为化学机器平坦化（CMP）的工艺。
它对芯片制造至关主要，尤其是对付生产晶体管上方的互连层。

「CMP 是我们必须掌握的稠浊键合关键参数，」Souriau 表示。
ECTC 上展示的结果显示 CMP 被提升到了另一个水平，不仅使全体晶圆平坦化，而且还将铜垫之间的绝缘层的圆度降落到纳米级，以确保更好的连接。

其他一些研究职员则致力于确保这些扁平部件能够足够稳定地粘合在一起。
他们考试测验利用不同的表面材料，例如用碳氮化硅代替氧化硅，并利用不同的方案来化学激活表面。
最初，当晶圆或芯片被压在一起时，它们通过相对较弱的氢键固定在一起，人们担心的是，在进一步的加工步骤中它们是否能保持原位。
连接之后，晶圆和芯片会逐步加热，这一过程称为退火，旨在形成更强的化学键。
这些键到底有多强 —— 乃至如何弄清楚 —— 是 ECTC 上展示的大部分研究的主题。

终极的键合强度部分来自铜连接。
退火步骤使铜在间隙处膨胀，形成导电桥。
三星的 Seung Ho Hahn 阐明说，掌握间隙的大小是关键。
膨胀太小铜就不会熔合，膨胀太多晶圆就会被推开。
这是纳米级的问题，Hahn 报告了一种新化学工艺的研究，他希望通过一次蚀刻掉一个原子层的铜来实现这一点。

连接的质量也很主要。
芯片互连中的金属不是单晶；而是由许多晶粒组成，这些晶粒朝向不同的方向。
纵然在铜膨胀后，金属的晶粒边界常日也不会从一侧超过到另一侧。
这种超过该当会降落连接的电阻并提高其可靠性。
日本东北大学的研究职员报告了一种新的冶金方案，终极可以天生超过边界的大型单晶铜。
「这是一个巨大的变革，」日本东北大学的副教授福岛誉史（Takafumi Fukushima） 说。
「我们现在正在剖析其背后的缘故原由。
」

ECTC 谈论的其他实验侧重于简化键合过程。
一些人试图降落形成键合所需的退火温度（常日约为 300 C），以只管即便减少永劫光加热对芯片造成破坏的风险。
Applied Materials 的研究职员先容了一种方法的进展，该方法可以大大减少退火所需的韶光 —— 从几小时缩短到仅 5 分钟。

效果出色的 CoW

Imec 利用等离子蚀刻来切割芯片并授予它们 chamfered corners。
该技能肃清了可能滋扰粘合的机器应力（mechanical stress）。

目前，晶圆上芯片 (CoW) 稠浊键合对付高等 CPU 和 GPU 制造商来说更有用：它许可芯片制造商堆叠不同尺寸的小芯片，并在将每个芯片绑定到另一个芯片之前对其进行测试，以确保它们不会涌现问题。
毕竟，一个有缺陷的部件就注定了全体昂贵 CPU 的命运。

但是 CoW 具有 WoW 的所有困难，并且缓解这些困难的选项较少。
例如，CMP 旨在平坦化晶圆（flatten wafers），而不是单个芯片。
一旦从源晶圆上切下芯片并进行测试，就可以采纳更少的方法来提高其键合准备情形。

只管如此，英特尔的研究职员报告了具有 3 m 间距的 CoW 稠浊键合，并且如上所述，Imec 的一个团队成功实现了 2 m 间距，紧张是通过使转移的 die 非常平坦，同时它们仍旧附着在晶圆上并在全体过程中保持它们清洁。

两个团队都利用等离子蚀刻来切割芯片，而不是利用常用的锯切法（ blade）。
与锯切法不同，等离子蚀刻不会导致边缘碎裂，从而产生可能滋扰连接的碎片。
它还许可 Imec 团队对芯片进行塑形，制作 chamfered corners，以减轻可能毁坏连接的机器应力。

ECTC 的几位研究职员表示，CoW 稠浊键合对付高带宽存储器 (HBM) 的未来至关主要。
HBM 是掌握逻辑芯片顶部的 DRAM die 堆栈（目前有 8-12 个 die 高）。
HBM 常日与高端 GPU 放置在同一封装中，对付处理运行 ChatGPT 等大型措辞模型所需的海量数据至关主要。
如今，HBM die 采取微凸点（microbump）技能进行堆叠，因此每层之间都有被有机填料包围的眇小焊球。

但随着 AI 进一步提高内存需求，DRAM 制造商希望在 HBM 芯片中堆叠 20 层或更多层。
微凸点霸占的体积意味着这些堆栈很快就会变得太高而无法精确装入 GPU 封装中。
稠浊键合会缩小 HBM 的高度，并且更随意马虎从封装中去除多余的热量，由于层之间的热阻会更小。

在 ECTC 上，三星工程师展示了稠浊键合可以产生 16 层 HBM 堆栈。
三星高等工程师 Hyeonmin Lee 表示：「我认为利用这项技能可以制造 20 层以上的堆栈。
」其他新的 CoW 技能也有助于将稠浊键合引入高带宽存储器。

Souriau 表示，CEA Leti 的研究职员正在探索所谓的自对准（self-alignment）技能。
这将有助于确保仅利用化学工艺即可实现良好的 CoW 连接。
每个表面的某些部分将被制成疏水性的，而其他部分将被制成亲水性的，从而导致表面会自动滑入到位。

在 ECTC 上，来自东北大学和雅马哈机器人公司的研究职员报告了类似方案的事情，利用水的表面张力来对齐实验 DRAM 芯片上的 5-m pad，精度优于 50-nm。

稠浊键合的上限

研究职员险些肯定会连续减小稠浊键合连接的间距。
台积电 pathfinding systems 项目经理 Han-Jong Chia 表示：「200 nm WoW 间距不仅是可能的，而且是空想的。
」台积电操持在两年内推出一种称为背面供电（backside power delivery）的技能。
英特尔操持在今年年底实现同样的目标。
这项技能将芯片的电力传输互连置于硅表面下方而不是上方。

台积电研究职员打算出，通过打消这些电源管道（conduit），最上层可以更好地连接到较小的稠浊键合 pad。
利用 200 nm 键合 pad 的背面供电传输将大大降落 3D 连接的电容，以至于能量效率和旗子暗记速率的丈量结果将比利用 400 nm 键合 pad 实现的效果好 8 倍。

晶圆上芯片稠浊键合比晶圆上晶圆键合更有用，由于它可以将一种尺寸的 die 放置到更大 die 的晶圆上。
然而，可实现的连接密度低于晶圆上晶圆键合。

Chia 表示，在未来的某个时候，如果键合间距进一步缩小，「折叠（fold）」电路块可能会变得实用。
块内现在的一些长连接可能能够采取垂直捷径，从而加快打算速率并降落功耗。

并且，稠浊键合可能不限于硅。
CEA Leti 的 Souriau 表示：「如今，硅对硅晶圆取得了很大进展，但我们也在寻求氮化镓与硅晶圆和玻璃晶圆之间的稠浊键合…… 统统皆有可能。
」他们乃至提出了量子打算芯片稠浊键合，个中涉及对准和键合超导铌，而不是铜。

参考内容：https://spectrum.ieee.org/hybrid-bonding返回搜狐，查看更多