揭开芯片工艺的秘密

来源：内容由半导体行业不雅观察（ID：icbank）转载自"大众号歪睿老哥，感激。

如上图所示，晶体管数量保持不变的情形下， 下一代新工艺的芯片面积是上一代的一半。

那么X和Y什么关系。

如果我们按照正方形来打算的话？

那么新工艺大约是老工艺晶体管尺寸的0.7倍。

也便是晶体管会缩小0.7倍。

那根据摩尔定律，我们利用初中数学知识，就能算出每一代工艺的进步，从800nm开始（这个80586的工艺节点）。

而芯片工艺的发展也印证了这一点：

从0.8 m、0.5 m、0.35 m、0.25 m、0 .18 m、0.13 m、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm，5nm。

实际的工艺节点，符合了这个哀求。

摩尔定律和现在芯片制程完备吻合。

神奇！

可能有些工艺制程知识的同学会说：

有点不对劲，

这个图里，制程很火的40nm，28nm，14nm跑哪里去了。

对，这就涉及到一个芯片制造厂常用的手段。

shrink。

我们都知道，一个工艺节点研发成功后，其研发本钱是很高的。

如果可以在这个工艺节点上持续优化，面积，功耗等等。

也是一种最大化利用原有投入的办法。

就像intel就在14nm上做的一样。

14nm+++

持续优化。

而我们本日讲的shrink，也是一种优化。

它实质上是利用光照（MASK）等比例缩放后。
晶体管尺寸缩小一点，芯片仍旧能够正常事情，从而减少芯片面积，降落本钱。

那么shrink的比例是多少？

Shrink 一样平常可以将晶体管的尺寸缩小0.9倍。

大约每个边长缩放为0.9；整体面积缩小0.81；

这个过程又称为，芯片紧缩(die shrink)。

然而，按比例缩小可能引入新的问题，例如泄电流增大，但是通过工艺参数可以来调节泄电，shrink在不改变工艺特性的根本上，修修补补，也能挖掘这个工艺节点的潜力。

这些shrink后的工艺节点，也被人称为半节点。

例如：

40nm是45nm shrink后的半节点。

28nm是32nm shrink后的半节点。

20nm是22nm shrink后的半节点。

14nm也可以看作16nm shrink后的半节点。

把前面的工艺，乘以0.9就可以了。

DIE shrink是芯片制造厂家来做的，和芯片设计公司没有关系。

工程师设计完成的版图都是 pre shrink的，而到了厂家生产的时候，直接进行shrink，天生的die的面积比版本等比例缩小。

以是我们现在芯片设计工程师，做40nm或者28nm等半节点工艺时，都有一个shrink的流程。

会创造，芯片的版图比实际的DIE的面积要大。

如果我们打算末了的DIE（芯片）面积，实际上要算shrink之后的，而不是版图的面积。

EDA工具标注的都是shrink前（pre shrink）的面积。

那便是设计公司给了芯片制造厂一张10X10的设计图纸，而芯片厂生产的尺寸却是9x9。

详细DIE，WAFER等定义，不熟习的同学，可以拜会老哥原来写的的《人类高质量芯片工程师的那些“黑话”》

这些优化后的，40nm，28nm等等，成为了更成熟和龟龄的工艺。

而原有的45nm，32nm等，与优化后的40nm，28nm比较，不再具有上风，厂家不再推这些工艺工艺。

事实上，业界常日把45nm/40nm, 32nm/28nm, 22nm/20nm, 16nm/14nm 这些工艺节点，看作同一个工艺节点，是一代，只是厂家通过shrink这种手段，进行的优化。

加上shrink往后，我们看到目前的28nm，14nm，10nm，7nm，5nm都可以用摩尔定律上一节的初中数学知识算出来。

严丝合缝，理论和实际吻合的很好。

戈登.摩尔，真神人也！

但是，事实果真如此吗？

这些数字里面隐蔽着一个极大的隐情。

我们来看一张图：

大约从20世纪60年代到90年代末，节点的命名是基于它们的栅极长度命名的。
IEEE的此图表显示了以下关系。

栅极长度（gate length）和半节距（芯片上两个相同特色之间的间隔的一半）匹配工艺节点名称，这个实在0.5um，0.35um，0.25um的一些命名的缘故原由。

但是在28nm以下，由于采取finfet这些新的技能，这些和实际的节点和栅极长度，以及半节距（half-pitch）就匹配不上了

引用文献：

1：Technology Node - WikiChip

2：How Are Process Nodes Defined? - ExtremeTech

3: TSMC’s 7nm, 5nm, and 3nm “are just numbers… it doesn’t matter what the number is” | PCGamesN