盘点：高速DSP系统的电磁兼容设计筹划

随着电子技能的发展，各种电子产品常常在一起事情，它们之间的滋扰越来越严重，以是电磁兼容问题成为一个电子系统能否正常事情的关键。

同样，随着PCB的密度越来越高，PCB设计的好坏对电路的滋扰及抗滋扰能力影响很大。

随着高速DSP技能的广泛运用，相应的高速DSP的PCB设计就显得十分主要。
由于DSP是一个相称繁芜、种类繁多并有许多分系统的数、模稠浊系统，以是来自外部的电磁辐射以及内部元器件之间、分系统之间和各传输通道间的串扰对DSP及其数据信息所产生的滋扰，已严重地威胁着其事情的稳定性、可靠性和安全性。

据统计，滋扰引起的DSP事件占其总事件的90％旁边。
因此设计一个稳定、可靠的DSP系统，电磁兼容和抗滋扰至关主要。

1、DSP的电磁滋扰环境

电磁滋扰的基本模型由电磁滋扰源、耦合路径和吸收机3部分组成，如图1所示。

电磁滋扰源包含微处理器、微掌握器、静电放电、瞬时功率实行元件等。
随着大量高速半导体器件的运用，其边沿跳变速率非常快，这种电路可以产生高达300 MHz的谐波滋扰。
耦合路径可以分为空间辐射电磁波和导线传导的电压与电流。

噪声被耦合到电路中的最大略办法是通过导体的通报，例如，有一条导线在一个有噪声的环境中经由，这条导线通过感应吸收这个噪声并且将其通报到电路的其他部分，所有的电子电路都可以吸收传送的电磁滋扰。

例如，在数字电路中，临界旗子暗记最随意马虎受到电磁滋扰的影响；仿照的低级放大器、掌握电路和电源调度电路也随意马虎受到噪声的影响。

2、DSP电路板的布线和设计

良好的电路板布线在电磁兼容性中是一个非常主要的成分，一个拙劣的电路板布线和设计会产生很多电磁兼容问题，纵然加上滤波器和其他元器件也不能办理这些问题。

精确的电路布线和设计该当达到如下3点哀求：

（1）电路板上的各部分电路之间存在滋扰，电路仍能正常事情；

（2）电路板对外的传导发射和辐射发射尽可能低，达到有关标准哀求；

（3）外部的传导滋扰和辐射滋扰对电路板上的电路没有影响。

2.1 元器件的支配

（1）元器件支配的紧张问题是对元器件进行分组。
元器件的分组原则有：按电压不同分；按数字电路和仿照电路分；按高速和低速旗子暗记分和按电流大小分。
一样平常情形下都按照电压不同分或按数字电路与仿照电路分。

（2）所有的连接器都放在电路板的一侧，只管即便避免从两侧引出电缆。

（3）避免让高速旗子暗记线靠近连接器。

（4）在元器件安排时应考虑尽可能缩短高速旗子暗记线，如时钟线、数据线和地址线等。

2.2 地线和电源线的支配

地线支配的终极目的是为了最小化接地阻抗，以此减小从电路返回到电源之间的接地回路电势，即减小电路从源端到目的端线路和地层形成的环路面积。

常日增加环路面积是由于地层隔缝引起的。
如果地层上有缝隙，高速旗子暗记线的回流线就被迫要绕过隔缝，从而增大了高频环路的面积，如图2所示。

图2中高速线与芯片之间进行旗子暗记传输。

图2（a）中没有地层隔缝，根据“电流总是走阻抗最小的路子”，此时环路面积最小。

图2（b）中，有地层隔缝，此时地环路面积增大，这样就产生如下后果：

增大向空间的辐射滋扰，同时易受空间磁场的影响；

加大与板上其他电路产生磁场耦合的可能性；

由于环路电感加大，通过高速线输出的旗子暗记随意马虎产生振荡；

环路电感上的高频压降构成共模辐射源，并通过外接电缆产生共模辐射。

常日地层上的隔缝不是在分地时、故意识地加上的，有时隔缝是由于板上的过孔过于靠近而产生的，因此在PCB设计中应只管即便避免该种情形发生。

电源线的支配要和地线结合起来考虑，以便构成特性阻抗尽可能小的供电线路。
为了减小供电用线的特性阻抗，电源线和地线该当尽可能的粗，并且相互靠近，使供电回路面积减到最小，而且不同的供电环路不要相互重叠。

在集成芯片的电源脚和地脚之间要加高频去耦电容，容量为0．01～0．1F，而且为了进一步提高电源的去耦滤波的低频特性，在电源引入端要加上1个高频去耦电容和1个1～10F的低频滤波电容。

在多层电路板中，电源层和地层要放置在相邻的层中，从而在全体电路板上产生一个大的PCB电容肃清噪声。

速率最快的关键旗子暗记和集成芯片应该布放在附近地层一边，非关键旗子暗记则布放在靠近电源层一边。
由于地层本身便是用来接管和肃清噪声的，其本身险些是没有噪声的。

2.3 旗子暗记线的支配

不相容的旗子暗记线之间能产生耦合滋扰，以是在旗子暗记线的支配上要把它们隔离，隔离时采纳的方法有：

不相容旗子暗记线应相互阔别，不要平行，分布在不同层上的旗子暗记线走向应相互垂直，这样可以减少线间的电场和磁场耦合滋扰；

高速旗子暗记线特殊是时钟线要尽可能的短，必要时可在高速旗子暗记线两边加隔离地线；

旗子暗记线的支配最好根据旗子暗记流向顺序安排，一个电路的输入旗子暗记线不要再折回输入旗子暗记线区域，由于输入线与输出线常日是不相容的。

当高速数字旗子暗记的传输延时时间Td》Tr（Tr为旗子暗记的脉冲上升韶光）时，应考虑阻抗匹配问题。
由于缺点的终端阻抗匹配将会引起旗子暗记反馈和阻尼振荡。

常日线路终端阻抗匹配的方法有串联源端接法、并联端接法、RC端接法、Thevenin端接法4种。

（1）串联源端接法　

源端阻抗Zs和分布在传输线上的阻抗Zo之间，加上源端接电阻Rs，用来完成阻抗匹配，Rs还能接管负载的反馈。

这里的Rs必须离源端尽可能的近，理论上应为Rs=Zo-Zs中的实数值。
一样平常Rs取15～75。

（2）并联端接法

图4为并联端接电路。
附加1个并联端电阻Rp，这样Rp与ZL并联后就与Zo相匹配。
这个方法须要源驱动电路来驱动一个较高的电流，能耗很高，以是在功耗小的系统中不适用。

（3）RC端接法

图5为RC端接电路。
该方法类似于并联端接电路，但引入了电容C1，此时R用于供应匹配Zo的阻抗。
C1为R供应驱动电流并过滤掉从传输线到地的射频能量。
因此与并联端接手法比较，RC端接电路须要的源驱动电流更少。
R和C1的值由Zo，Tpd（环路传输延迟）和终端负载电容值Cd决定。
韶光为常数，RC=3Tpd，个中R∥ZL=Zo，C=C1∥Cd。

（4）Thevenin端接法

图6为Thevenin端接电路。
该电路由上拉电阻R1和下拉电阻R2组成，这样就使逻辑高和逻辑低与目标负载符合。

个中，R1和R2的值由R1∥R2=Zo决定，R1+R2+ZL的值要担保最大电流不能超过驱动电路容量。

3、结语

本文通过对电子产品电磁环境的剖析，确定高速DSP系统中产生滋扰的紧张缘故原由，并针对这些缘故原由，通过对高速DSP系统的多层板布局、器件布局以及PCB布线等方面进行剖析，给出有效降落DSP系统的滋扰、提高电磁兼容性能的方法。

从设计层次担保了高速DSP系统的有效性和可靠性。
合理布局设计，减少噪声，降落滋扰，避开不必要的失落误，对系统性能的发挥起到不可低估的浸染。

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