电子工程师超周全试攻略

2、说出你的最大弱点及改进方法?

3、说出你的空想，你想达到的目标?你认为自己五(或十年)往后会怎么样?

4、请谈谈对一个别系设计的总体思路。
针对这个思路，你以为该当具备哪些方面的知识?

5、描述过去一年中您参与的最具寻衅性的工程项目，你以为项目的寻衅点是什么?

6. 你如何与最新的技能保持同步?

1、同步电路和异步电路的差异是什么?

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变革都与所加的时钟脉冲旗子暗记同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变革与时钟脉冲同步，而其他的触发器的状态变革不与时钟脉冲同步。

2、什么是"线与"逻辑，要实现它，在硬件特性上有什么详细哀求?

将两个门电路的输出端并联以实现与逻辑的功能成为线与。
在硬件上，要用OC门来实现，同时在输出端口加一个上拉电阻。
由于不用OC门可能使灌电流过大，而烧坏逻辑门。

3、阐明setup和hold time violation，画图解释，并解释办理办法。

Setup/hold time是测试芯片对输入旗子暗记和时钟旗子暗记之间的韶光哀求。
建立韶光是指触发器的时钟旗子暗记上升沿到来以前，数据稳定不变的韶光。

输入旗子暗记应提前时钟上升沿(如上升沿有效)T韶光到达芯片，这个T便是建立韶光-Setup time.如不知足setup time,这个数据就不能被这一时钟打入触发器，只有不才一个时钟上升沿，数据才能被打入触发器。

保持韶光是指触发器的时钟旗子暗记上升沿到来往后，数据稳定不变的韶光。
如果hold time不足，数据同样不能被打入触发器。

建立韶光(Setup Time)和保持韶光(Hold time)。
建立韶光是指在时钟边沿前，数据旗子暗记须要保持不变的韶光。

保持韶光是指时钟跳变边沿后数据旗子暗记须要保持不变的韶光。

如果数据旗子暗记在时钟沿触发前后持续的韶光均超过建立和保持韶光，那么超过量就分别被称为建立韶光裕量和保持韶光裕量。

4、什么是竞争与冒险征象?若何判断?如何肃清?

在组合逻辑中，由于门的输入旗子暗记通路中经由了不同的延时，导致到达该门的韶光不一致叫竞争。

产生毛刺叫冒险。
判断方法：代数法、图形法(是否有相切的卡诺圈)、表格法(真值表)。
如果布尔式中有相反的旗子暗记则可能产生竞争和冒险征象。

冒险分为偏“1”冒险和偏“0”冒险

办理方法：一是添加布尔式的消去项;二是在芯片外部加电容;三是加入选通信号。

5、名词阐明：SRAM、SSRAM、SDRAM。

SSRAM的所有访问都在时钟的上升/低落沿启动。
地址、数据输入和其它掌握旗子暗记均于时钟旗子暗记干系。
这一点与异步SRAM不同，异步SRAM的访问独立于时钟，数据输入和输出都由地址的变革掌握。
SDRAM：Synchronous DRAM同步动态随机存储器。

6、FPGA和ASIC的观点，他们的差异。

答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用场的电路，专门为一个用户设计和制造的。
根据一个用户的特定哀求，能以低研制本钱，短、交货周期供货的全定制，半定制集成电路。

与门阵列等其它ASIC(Application Specific IC)比较，它们又具有设计开拓周期短、设计制造本钱低、开拓工具前辈、标准产品无需测试、质量稳定以及可实时在线考验等优点。

7、单片机上电后没有运转，首先要检讨什么?

a、首先该当确认电源电压是否正常。
用电压表丈量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。

b、接下来便是检讨复位引脚电压是否正常。
分别丈量按下复位按钮和放开复位按钮的电压值，看是否精确。

c、然后再检讨晶振是否起振了，一样平常用示波器来看晶振引脚的波形;经由上面几点的检讨，一样平常即可打消故障了。

如果系统不稳定的话，有时是由于电源滤波不好导致的。
在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改进。
如果电源没有滤波电容的话，则须要再接一个更大滤波电容，例如220uF的。
碰着系统不稳定时，就可以并上电容试试(越靠近芯片越好)。

8、什么是同步逻辑和异步逻辑?

同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。

9、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?

常用逻辑电平：12V，5V，3.3V;TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS须要在输出端口加一上拉电阻接到5V或者12V。

10、如何办理亚稳态。

答：亚稳态是指触发器无法在某个规定韶光段内达到一个可确认的状态。
当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个精确的电平上。

在亚稳态期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿旗子暗记通道上的各个触发器级联式传播下去。

办理方法紧张有：

(1) 降落系统时钟;

(2) 用反应更快的触发器(FF)，锁存器(LATCH);

(3) 引入同步机制，防止亚稳态传播;

(4) 改进时钟质量，用边沿变革快速的时钟旗子暗记;

(5) 利用工艺好、时钟周期裕量大的器件。

11、锁存器、触发器、寄存器三者的差异。

触发器：能够存储一位二值旗子暗记的基本单元电路统称为“触发器”。

锁存器：一位触发器只能传送或存储一位数据，而在实际事情中每每希望一次传送或存储多位数据。
为此可把多个触发器的时钟输入端CP连接起来，用一个公共的掌握旗子暗记来掌握，而各个数据端口仍旧是各处独立地吸收数据。
这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。

寄存器：在实际的数字系统中，常日把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。
由于触发器内有影象功能，因此利用触发器可以方便地构成寄存器。
由于一个触发器能够存储一位二进制码，以是把n个触发器的时钟端口连接起来就能构成一个存储 n位二进制码的寄存器。

差异：从寄存数据的角度来年，寄存器和锁存器的功能是相同的，它们的差异在于寄存器是同步时钟掌握，而锁存器是电位旗子暗记掌握。

可见，寄存器和锁存用具有不同的运用处所，取决于掌握办法以及掌握旗子暗记和数据旗子暗记之间的韶光关系：若数据旗子暗记有效一定滞后于掌握旗子暗记有效，则只能利用锁存器;若数据旗子暗记提前于掌握旗子暗记到达并且哀求同步操作，则可用寄存器来存放数据。

12、IC设计中同步复位与异步复位的差异：

异步复位是不受时钟影响的，在一个芯片系统初始化(或者说上电)的时候须要这么一个全局的旗子暗记来对全体芯片进行整体的复位，到一个初始的确定状态。
而同步复位须要在时钟沿来临的时候才会对全体系统进行复位。

13、多时域设计中,如何处理旗子暗记跨时域?

不同的时钟域之间旗子暗记通信时须要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态旗子暗记对下级逻辑造成影响，个中对付单个掌握旗子暗记可以用两级同步器，如电平、边沿检测和脉冲，对多位旗子暗记可以用FIFO,双口RAM，握手旗子暗记等。

跨时域的旗子暗记要经由同步器同步，防止亚稳态传播。
例如：时钟域1中的一个旗子暗记，要送到时钟域2，那么在这个旗子暗记送到时钟域2之前，要先经由时钟域2的同步器同步后，才能进入时钟域2。

这个同步器便是两级d触发器，其时钟为时钟域2的时钟。
这样做是怕时钟域1中的这个旗子暗记，可能不知足时钟域2中触发器的建立保持韶光，而产生亚稳态，由于它们之间没有一定关系，是异步的。

这样做只能防止亚稳态传播，但不能担保采进来的数据的精确性。
以是常日只同步很少位数的旗子暗记。
比如掌握旗子暗记，或地址。
当同步的是地址时，一样平常该地址应采取格雷码，由于格雷码每次只变一位，相称于每次只有一个同步器在起浸染，这样可以降落出错概率，象异步FIFO的设计中，比较读写地址的大小时，便是用这种方法。

如果两个时钟域之间传送大量的数据，可以用异步FIFO来办理问题。

我们可以在超过ClockDomain时加上一个低电平使能的LockupLatch以确保Timing能精确无误。

14、给了reg的setup,hold韶光,求中间组合逻辑的delay范围。

Setup/hold time 是测试芯片对输入旗子暗记和时钟旗子暗记之间的韶光哀求。
建立韶光是指触发器的时钟旗子暗记上升沿到来以前，数据稳定不变的韶光。

输入旗子暗记应提前时钟上升沿(如上升沿有效)T韶光到达芯片，这个T便是建立韶光-Setup time.如不知足setup time,这个数据就不能被这一时钟打入触发器，只有不才一个时钟上升沿，数据才能被打入触发器。

保持韶光是指触发器的时钟旗子暗记上升沿到来往后，数据稳定不变的韶光。
时hold time不足，数据同样不能被打入触发器。
即delay

15、时钟周期为T,触发器D1的建立韶光最大为T1max,最小为T1min.组合逻辑电路最大延 迟为T2max,最小为T2min.问,触发器D2的建立韶光T3和保持韶光应知足什么条件.

建立韶光(setup time)是指在触发器的时钟旗子暗记上升沿到来以前，数据稳定不变的韶光，如果建立韶光不足，数据将不能在这个时钟上升沿被打入触发器;保持韶光(hold time)是指在触发器的时钟旗子暗记上升沿到来往后，数据稳定不变的韶光，如果保持韶光不足，数据同样不能被打入触发器。

Tffpd：触发器输出的相应韶光，也便是触发器的输出在clk时钟上升沿到来之后多长的韶光内发生变革并且稳定，也可以理解为触发器的输出延时。

Tcomb：触发器的输出经由组合逻辑所须要的韶光，也便是题目中的组合逻辑延迟。
Tsetup：建立韶光Thold：保持韶光Tclk：时钟周期

建立韶光容限：相称于保护韶光，这里哀求建立韶光容限大于即是0。
保持韶光容限：保持韶光容限也哀求大于即是0。

16、说说静态、动态时序仿照的优缺陷。

静态时序剖析是采取穷尽剖析方法来提取出全体电路存在的所有时序路径，打算旗子暗记在这些路径上的传播延时，检讨旗子暗记的建立和保持韶光是否知足时序哀求，通过 对最大路径延时和最小路径延时的剖析，找出违背时序约束的缺点。

它不须要输入向量就能穷尽所有的路径，且运行速率很快、占用内存较少，不仅可以对芯片设计 进行全面的时序功能检讨，而且还可利用时序剖析的结果来优化设计，因此静态时序剖析已经越来越多地被用到数字集成电路设计的验证中。

动态时序仿照便是常日的仿真，由于不可能产生完备的测试向量，覆盖门级网表中的每一条路径。
因此在动态时序剖析中，无法暴露一些路径上可能存在的时序问题。

17、LATCH和DFF的观点和差异是什么？

观点：

电平敏感的存储器件称为锁存器;分高电平锁存器和低电平锁存器，用于不同时钟间的同步。

有交叉耦合的门构成的双稳态存储器件称为触发器，分为上升沿触发和低落沿触发，可认为是两个不同电平敏感的锁存器串联而成，前一个锁存器决定了触发器的建立韶光，后一个锁存器决定了触发器的保持韶光。

差异：

(1)latch由电平触发，非同步掌握。
在使能旗子暗记有效时latch相称于通路，在使能旗子暗记无效时latch保持输出状态。
DFF由时钟沿触发，同步掌握。

(2)latch随意马虎产生毛刺(glitch)，DFF则不易产生毛刺。

(3)如果利用门电路来搭建latch和DFF，则latch花费的门资源比DFF要少，这是latch比DFF优胜的地方。
以是，在ASIC中利用 latch的集成度比DFF高，但在FPGA中恰好相反，由于FPGA中没有标准的latch单元，但有DFF单元，一个LATCH须要多个LE才能实现。

(4)latch将静态时序剖析变得极为繁芜。

一样平常的设计规则是：在绝大多数设计中避免产生latch。
它会让您设计的时序塌台，并且它的暗藏性很强，非老手不能查出。
latch最大的危害在于不能过滤毛刺。
这对付下一级电路是极其危险的。
以是，只要能用D触发器的地方，就不用latch。

有些地方没有时钟，也只能用latch了。
比如现在用一个clk接到latch的使能端(假设是高电平使能),这样须要的setup韶光，便是数据在时钟的低落沿之前须要的韶光，但是如果是一个DFF，那么setup韶光便是在时钟的上升沿须要的韶光。

这就解释如果数据晚于掌握旗子暗记的情形下，只能用 latch,这种情形便是，前面所提到的latch timing borrow。
基本上相称于借了一个高电平时间。
也便是说，latch借的韶光也是有限的。

18、latch与register的差异,为什么现在多用register.行为级描述中latch如何产生的?

Latch(锁存器)是电平触发，Register(寄存器)是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，每每会导致时序剖析困难，不适当的运用latch则会大量摧残浪费蹂躏芯片资源。

19、什么是锁相环(PLL)?锁相环的事情事理是什么?

锁相环是一种反馈电路，其浸染是使得电路上的时钟和某一外部时钟的相位同步。
PLL通过比较外部旗子暗记的相位和由压控晶振(VCXO)的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部旗子暗记的相位来调度本地晶振的时钟相位，直到两个旗子暗记的相位同步。

在数据采集系统中，锁相环是一种非常有用的同步技能，由于通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。

因此，所有板卡上各自确当地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。
由于每块板卡的采样时钟都是同步的，以是都能严格地在同一时候进行数据采集。

20、基本放大电路的种类及优缺陷，广泛采取差分构造的缘故原由。

基本放大电路按其接法的不同可以分为共发射极放大电路、共基极放大电路和共集电极放大电路，简称共基、共射、共集放大电路。

共射放大电路既能放大电流又能放大电压，输入电阻在三种电路中居中，输出电阻较大，频带较窄。
常做为低频电压放大电路的单元电路。

共基放大电路只能放大电压不能放大电流，输入电阻小，电压放大倍数和输出电阻与共射放大电路相称，频率特性是三种接法中最好的电路。
常用于宽频带放大电路。

共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。
常用于电压放大电路的输入级和输出级，在功率放大电路中也常采取射极输出的形式。

共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。
常用于电压放大电路的输入级和输出级，在功率放大电路中也常采取射极输出的形式。