详解PCB的ESD防护设计

(1)在PCB上设置大面积的接地平面、电源平面。
旗子暗记线一定要紧靠电源平面层或接地平面层，以担保旗子暗记回流的通路最短、最优，旗子暗记的环路最小。

(2)如果没有利用电源平面(单层板或双层板)，则使所有电源和接地路径靠近。
还可以增加一些额外的连接线，以便在较多的面积年夜将电源及接地路径连接起来，从而减小环路面积。

(3)旗子暗记路径应只管即便靠近接地线或接地平面，如图15-17所示。
图15-17(a)的效果最差，图15-17(b)的效果较好，图15-17(c)的效果最好。

(4)在电源和接地之间设置高频旁路电容器，哀求这些旁路电容器的等效串联电感值(ESL)和等效串联电阻值(ESR)越小越好。
大量利用旁路电容器可以减小电源和接地平面的环路面积，对低频的ESD突发值具有很好的抑制效果，但是对付高频的抑制效果不好。

图15-17　旗子暗记路径只管即便靠近接地线或接地平面

(5)使走线长度尽可能短。
由于越长的走线越难承受ESD能量，故元器件的布局应尽可能紧凑，以减短走线长度。

(6)在顶层和底层没有元器件和电路的地方，该当利用敷铜并与地平面相连接，接地的敷铜区域该当以密集的间隔连接到接地平面。
这些区域的接地可以作为从机箱接地或系统接地的一个低阻抗路径，可以将高能量的ESD电流传输到地而不进入旗子暗记线或元器件中，从而降落ESD的影响。
应把稳的是，这种方法会将ESD的瞬态放电电流进入系统的接地平面(地参考点)，也有可能会导致元器件破坏或误动作。

(7)要小心掌握接地和电源子系统的耦合。
可以将电源和接地路径紧密靠近(或电源和地参考平面相邻)，在电源和接地路径之间添加高频旁路电容器，以减小进入电路系统的ESD大电流。

(8)所有的接地必须采取低阻抗连接。
一个低阻抗的接地可以将ESD引离敏感区，而且避免走线产生电弧放电。

(9)利用多层板。
多层板可大大改进系统抵抗ESD放电的能力。
将第一层接地平面尽可能靠近旗子暗记走线层，可使得ESD瞬态放电到达走线时能很快抵消。

隔离

静电放电须要知足三个条件，即具有一定量的电荷、在一定的间隔内并且存在可放电的物体。
一样平常认为，对付机架类产品，每千伏的静电电压的击穿间隔在1mm旁边。
对付PCB设计来说，在随意马虎发生静电放电的边缘设置一定的隔离间隔就显得非常主要。
如图15-18所示，对付PCB上的器件、走线，应在随意马虎放电的边缘设置一个8～10mm隔离区，这样就可以抵抗8～10kV的静电电压了(包括多层板的接地层和电源层)。

图15-18　在PCB的静电放电边缘设置隔离区

对付PCB上对静电敏感的器件，在布局时须要考虑将其支配在阔别静电滋扰的地方，而且离静电放电源越远越好。

电气隔离也是抑制静电放电冲击的一种有效方法。
在PCB上安装光耦合器或变压器，以及结合介质隔离和屏蔽可以很好地抑制静电放电冲击。

对付操作面板上随意马虎被人体打仗的部件，如小面板、按钮、键盘、旋钮等，应尽可能采取能够起隔离浸染的绝缘物而不采取金属件。

把稳“孤岛”形式的电源平面、地平面

在进行数模稠浊的电路PCB设计时，为避免数模稠浊的电路相互滋扰，常日会采取在PCB内设置“孤岛”形式的电源平面、地平面的方法。
但对付静电放电测试而言，在PCB内设置的电源平面、地平面的“孤岛”，可能会带来ESD问题。

有一个案例 [111] 可以用来解释这个问题：某通信产品，做静电测试时，创造打仗放电打到4kV以上时，某一块板就去世机，并且该征象会重复再现。

1.剖析

此产品新开拓的单板统共有8种，只有上述这一种单板不能静电放电到8kV，别的都没有问题，而且这块板并不是最繁芜的。

图15-19“孤岛”形式的“仿照”地

用频谱仪剖析机架静电放电过程，测试创造CPU未有什么变革，只是系统的接口物理层芯片“去世亡”。
但在进行PCB布局时，设计职员将此物理层芯片放在了最里面，离静电放电的间隔最远，根据该芯片的资料先容，此芯片的抗ESD的能力为6kV。

对PCB进行剖析，创造PCB采取的是8层板，旗子暗记层和地层、电源层的分布也很合理，再细看地平面层，创造此物理层芯片下面的地平面与其他地方不一致，有一块单独的“飞地”(如图15-19所示)。

为什么这样设计呢?设计职员的考虑是：此芯片是数模结合的芯片，其引脚除了定义了“数字地”外，还定义了“仿照地”，因此在事理图中也应相应增加仿照地，并且通过电感与数字地相连。
这样在进行PCB设计时，设计职员就在PCB的顶层下面设置了接地层，并在此接地层上割出了一小块作为仿照地，在顶层通过电感和数字地进行连接。

此板静电试验不能通过的缘故原由就在于这块地平面的设置上。
虽然此电感可以将数字地上的滋扰滤去一些，但此平面紧靠顶层，在地平面受到静电辐射场的滋扰情形下，仿照地也同样受到滋扰，由于电感的存在，仿照地上的滋扰不能立即肃清，从而导致芯片电位抬高，输出去世锁。

2.办理办法

在现场将连接数字地和“仿照地”的电感去掉，改用多股粗导线将两地进行短接，则可以顺利通过静电放电试验。
当进行PCB改版时，不再分割仿照地，而是将此芯片的仿照地脚直接连接到数字地上，则静电测试通过。

对付PCB上分外器件的接地处理，要详细剖析其在PCB上的实际情形。
由于器件供应厂商推举的电路一定存在局限性，故不可生搬硬套。

工艺构造方面的PCB抗ESD设计

1.不可大略地照抄照搬标准规范

近年来，在移动通信、数据通信、软交流等这些高密度信息流数据处理设备中，用Compact PCI标准规范进行构造设计的产品越来越普遍，大大提高了产品的可靠性、互换性和模块化，并且本钱大幅降落。

PCB是元器件安装的根本，常日还须要在PCB上安装相应的面板、扳手、接插件等附属装置后才可以装置到一个别系中。
在Compact PCI标准规范中，PCB单板高度是按U系列设计的(不包括手机等个人终端产品)，其尺寸有规格，一样平常为4U, 6U, 7U, 8U和9U等。
板上外接面板的孔均有尺寸规定，板边还设有规定的导电覆铜(考虑了接地等成分)。
插头、插座、连接器的位置也有明确规定。

单板PCB工艺构造的设计十分主要，Compact PCI标准对PCB的工艺构造也有相应规定。
单板部件由PCB、铝面板、高下扳手三大部分组成，这充分考虑了系统对静电放电的泄放路径问题，以确保产品事情稳定、可靠。
单板部件中的面板采取的是铝合金材料，这样选择一是考虑了强度，二是考虑了EMC设计的静电泄放和屏蔽问题。

有些设计职员对CPCI规范有误解，认为CPCI规范的PCB四周采取金属边框，静电放电的泄放就一定好，实在CPCI对PCB单板、机框、机架均有相应哀求，如果将符合CPCI规范的PCB插到普通机架上，静电放电效果并不一定会很好，有可能还会很坏。

有一个案例 [111] 可以用来解释这个问题：某产品在做电磁兼容测试时，将单板安装上金属面板后插到机架上，并且单板之间采取了屏蔽簧片添补。
用静电枪对单板金属面板、扳手、指示灯等处进行静电放电时，创造该产品的抗静电效果很差，个中有的单板复位，有的单板误码特殊高，导致系统通信中断，并且险些每块板都一样差。

1)剖析

板与板之间本来是该当存在差异的，这紧张是由于设计职员的差异、器件的差异等，但一个别系中的十几块单板，为什么结果都一样差呢?通过剖析创造PCB在四周设置了铜箔，并且在PCB的表层用绝缘油处理了。
根据设计职员的先容，在PCB四周设置铜箔的设计是按照CPCI规范进行的，目的是防静电，以担保在机架上静电不能进入PCB。
通过负责剖析，此铜箔是造成抗静电效果很差的紧张缘故原由。
由于装PCB的机框与机架没有按CPCI规范设计，PCB安装面板与机框的搭接也不是很好，静电泄放不通畅，以是导致系统不稳定。
由于此铜箔是环形的，形成了一个很好的天线，以是静电还通过辐射办法滋扰这些铜箔和单板里的旗子暗记线，导致单板地电位发生变革，从而使系统产生了不稳定或复位的征象。

2)办理方法

针对上述问题，在试验现场对单板PCB进行了临时处理，将这些金属铜箔割断，将环形的铜箔分成许多小块，再进行静电放电测试，则效果好了许多。
改版时，将PCB四周的铜箔全部去掉，问题即得到办理。

虽然产品硬件、工艺构造设计方面是可以克隆的，但应把稳的是虽然要负责遵守标准规范，但决不可大略地照抄照搬，否则结果可能揠苗助长。

2.把稳散热器带来的ESD滋扰

有一个案例 [112] 可以用来解释这个问题：某产品采取金属外壳，对其进行ESD测试时，创造一螺钉位置对ESD极其敏感。
对螺钉进行打仗放电3kV，就会创造该产品中的某一PCB电路板涌现复位征象。
经由不雅观察剖析，创造靠近敏感螺钉位置有一芯片，芯片上有约2cm高的散热器，该散热器没有采纳任何接地方法。
在测试中，将散热器临时去掉后，该螺钉位置的抗静电滋扰能力达到了6kV。

1)剖析

静电放电时，在很短的韶光内会产生几十安的电流，而放电电流脉冲的上升在小于1ns之内完成，根据脉冲波最高谐波频率打算公式f=1/t r (t r 为脉冲上升韶光)可知，静电放电的过程是一个高频能量的开释与传输过程，在传输的路径中统统敏感的电子线路或器件都将受到滋扰，造成设备的误动作。

在此案例中，由于静电放电旗子暗记的高频谱特性，使得一些因构造特性形成的寄生电容不能忽略不计。
散热器的静电滋扰传输路径如图15-20所示。

图15-20　静电滋扰传输路径

在图15-20中，C 0 表示测试点与散热器之间的寄生电容，C 2 表示散热器与芯片之间的寄生电容。
静电滋扰将从测试点通过C 0 ，再经由C 2 进入芯片内部电路，从而在产品中表现出滋扰征象。
散热器的存在将大大增加测试点与芯片之间的容性耦合度，这是由于一方面散热器有着比芯片更大的表面积;另一方面散热器的存在缩短了与测试点表面的间隔。
去掉散热器后，产品的抗ESD能力增强。

2)办理方法

只要将散热器接至地平面就可以改变ESD滋扰的传输路径，从而使芯片受到保护。
散热器接地后的ESD滋扰传输路径如图15-21所示。

图15-21　改进后的ESD滋扰传输路径

把稳： 对付PCB上的金属体，一定要直接或间接地接到地平面上，不要悬空。
其余，对付较敏感的电路或芯片，在PCB布局时应使其只管即便阔别ESD放电点。

3.掌握面板上的金属部件的放电路径

机箱面板上装的金属部件要与金属机箱之间紧密搭接，使静电放电电流顺利通过机箱泄放，防止静电放电电流流进电路。
如果金属部件安装在绝缘面板上，就须要为放电电流供应一条阻抗很低的泄放通路，并且这个通路要阔别敏感电路，如图15-22所示。
必要时，可以在金属部件与电路连接的导线上安装一个 形滤波器。

图15-22　面板上的金属部件的处理

图15-23　键盘与掌握面板的静电防护

4.键盘与掌握面板的静电防护

在键盘与掌握面板的静电防护中，必须将接地键盘电路设计为静电放电电流不经由紧张电路而流入地。
如图15-23所示，可以在对地绝缘的键盘与主机之间放置一个金属的火花放电间隙防护器，并将其直接接机架地。
空气击穿电压为30kV/cm，壳接地时安全间隔为0.05cm，壳不接地时安全间隔为0.84cm，火花间隙应小于这个安全间隔。
掌握面板的接地处要担保好的金属搭接。

PCB上具有金属外壳的器件的处理

对付PCB上具有金属外壳的器件，其金属外壳是否须要接地，接什么地?有一个PCB上复位键外壳接地的案例 [113] 可以用来解释这个问题：某机架式通信产品，PCB是通过装金属面板后插到机框里的，对该产品做ESD试验时，创造静电枪打到5kV以上后，险些每块单板都有复位征象。

1.剖析

用示波器不雅观看复位芯片的输出脚，创造在对PCB前面的安装板打静电时，复位芯片的输出发生状态变革，给CPU输出了一个复位旗子暗记，导致了系统复位。

通过对PCB复位部分进行的剖析，可知复位电路的器件采取的是著名公司已经量产的器件，此器件已经被大量利用，没有创造此类问题，因此肯定不是器件本身的问题。
而在PCB布线时，把稳到将复位线埋在了内层，复位旗子暗记的给出并不是由于复位线拾取辐射场产生的。
复位键(开关)也采取的是已经量产的器件，此器件的外壳是金属的，并且有金属安装脚安装到PCB上，而且金属外壳通过粗导线连到了PCB的最外边地上。

剖析得出：由于在单板面板上的静电泄放不畅，将单板面板处的金属边电位抬高，并通过抬高的电压影响到复位开关的复位线，又由于复位键的安装脚(与外壳电气相连)离复位旗子暗记太近(3mm旁边)，以是对单板面板进行静电放电时，复位开关的复位旗子暗记给复位器件发出了复位命令，使系统复位了。

2.办理方法

在试验现场，将连接到复位开关外壳上的导线割断，做静电打仗放电试验，创造直到8kV都没有CPU复位征象。

PCB上元器件的金属外壳该当是接地的，但要详细剖析系统的状况，以确定外壳究竟接到了哪个地上。
接到保护地本来是可以的，但该单板靠近小面板侧的保护地与大地的通路不好，阻抗很大，因此不能接到这个保护地上。
改版时，将复位开关外壳接到了PCB的事情地上。
通过静电放电试验证明接到PCB的事情地上是可行的。

应把稳的是，对付PCB内有金属外壳器件的接地，一定要负责剖析对待。
这是由于接地是很讲究的，并不是随便接一下就能办理问题的，接得不好还会带来坏处。

在PCB周围设计接地防护环

如果PCB面积许可，并且整机系统的搭接、静电泄放通道都很好，则可以在PCB周围设计接地防护环(如图15-24所示)。
防护环与接地平面应采取多通孔连接，同时要担保与机框、机架良好搭接，并且不能形成连续的环路，详细设计可以参考CompactPCI规范。

图15-24　在PCB周围设计接地防护环

PCB静电防护设计的一些其他方法

PCB静电防护设计的一些其他方法如下。

(1)不同的电子元器件的抗静电敏感度是不一样的。
对付电子元器件的抗静电能力，一样平常规定静电损伤电压超过16kV的为静电不敏感器件，低于16kV的为静电敏感器件。
电子元器件的静电敏感度一样平常分为3级。
1级静电放电敏感元器件的电压≤2kV，2级静电放电敏感器件的电压为2～4kV，3级静电放电敏感元器件的电压为4～16kV。

对静电放电敏感的元器件有微波器件(肖特基二极管，点打仗二极管和f≥1GHz的检波二极管)、MOS场效应晶体管(MOSFET)、结型场效应晶体管(JFET)、声表面波器件(SAW)、电荷耦合器件(CCD)、精密稳压二极管、运算放大器(OP AMP)、集成电路(IC)、稠浊电路、特高速集成电路(VHSIC)、薄膜电阻器、精密电阻网络(RZ型)、可控硅整流器、光电器件(光电二极管、光电晶体管、光电耦合器)、片状电阻器、稠浊电路、压电晶体等。

在电路设计中选择元器件时，须要考虑元器件的抗静电能力，特殊是接口器件。
如果选择不到更高抗静电能力的元器件时，须要对抗静电能力差的元器件采纳保护方法。

(2)印制板(多层板)应装在靠近接插件、钥匙锁的部位;仿照接地面、数字接地面、功率接地面、继电器接地面、低电平电路接地面等接地面要多点相连;与后背板相连的插座同样要用多排插针接地;内部电路(包括地)同样应离开接插件金属壳体6～8mm以上。

(3)对滋扰源、高频电路和静电敏感电路，应实现局部屏蔽或单板整体屏蔽，或者采取护沟和隔离区的设计方法。

(4)试验证明，由静电放电引起的滋扰脉冲是一个按指数规律衰减的受调制的正弦波，含有丰富的高频分量，因此，应对电源进线和旗子暗记进线用滤波器滤波，在电源和地之间用高频电容器去耦;电源输入端可用LC网络滤波;对射频组件的向外引线运用穿心电容器滤波或采取带滤波器的接插件进行滤波。

(5)在器件的电源、地脚附近添加不同频率的滤波电容(不同容值的电容组合利用)。
集成电路的电源和地之间应添加去耦电容，去耦电容要并接在同一芯片的电源端和接地端，并且紧靠被保护的芯片安装。
对付电源和地有多个引脚的大规模集成电路，可设置多个去耦电容。
对付动态RAM器件，去耦电容的容量应较大。

对付大规模集成电路，尤其是专用CPU, EEPROM, Flash Memory, EPLD, FPGA等类型芯片，每个去耦电容应并接一个充放电电容。
对付小规模集成电路，每10片也要加接一个充放电电容。
该电容以10pF的钽电容或聚碳酸醋电容为宜。

(6)时钟线和敏感旗子暗记线(复位线、无线吸收旗子暗记)一定要采取电源、地层平面进行屏蔽处理。

(7)PCB上所有的回路面积都应尽可能小，由于它们对瞬态静电电流产生的磁场非常敏感。
回路不仅包括电源与地之间的回路，也包括旗子暗记与地之间的回路。

(8)在旗子暗记线上可以有选择地添加一些容值得当的电容，或者串联阻值得当的电阻，这可以提高旗子暗记线对抗静电放电的能力。
但要把稳，在旗子暗记线上添加电容或其他保护器件时，须要慎重，特殊是在速率很高的旗子暗记传输情形下，阻容器件会引起旗子暗记失落真，并且影响到旗子暗记线的传输质量和特性阻抗，影响旗子暗记的传输质量，因此要小心利用阻容器件。

(9)PCB上有很多接口电路，如电源(一次和二次)接口、旗子暗记接口、射频接口等，可以根据设计哀求采取光耦合器、隔离变压器、光纤、无线和红外线等隔离办法。

如图15-25所示，可以在PCB上的I/O口连接ESD保护电路。
但外加器件仍会增加电路板面积，防护器件的电容效应会增加旗子暗记线的等效电容。

图15-25　一样平常I/O口的ESD保护电路

设计时可以采取一些专业厂商生产的多路旗子暗记接口的保护器件，完成多种旗子暗记接口的静电保护。

当数字电路时钟前沿韶光小于3ns时，要在I/O连接器端口对地间设计火花放电间隙防护电路。