带存储器的晶体管：FeFET

业界正在探索将铁电材料用于类似DRAM存储器：将其用作DRAM电容器中的电介质材料。
以此类推，用铁电体代替标准逻辑器件中的高K电介质材料，末了形成非易失落性晶体管，这便是FeFET。
铁电栅极氧化物的两个稳定的极化状态会改变晶体管的阈值电压，纵然在移除电源电压时也是如此。
因此，二进制状态被编码在晶体管的阈值电压中。
可以通过在晶体管的栅极上施加一个脉冲来完成存储单元的写入操作，该脉冲会改变铁电材料的极化状态并影响阈值电压。
例如，施加正脉冲会降落阈值电压，并使晶体管处于“ 开启”状态。
通过丈量漏极电流来完成读取。
这种存储操作模式类似于NAND闪存存储单元的事情模式：电子注入和吸出浮栅，从而调节晶体管的阈值电压。

从梦想到现实

铁电存储器在五十多年前被发明，由于其非常低的功耗，非易失落性和高写入/擦除速率，一贯被认为是空想的存储器。
然而，繁芜的铁电材料向业界提出了巨大的寻衅。
早期业界考试测验用钙钛矿相锆钛酸铅系（PZT）铁电材料。
但这些材料的保形薄膜沉积工艺已被证明是非常具有寻衅性的。
而且，这些材料极高的介电常数（大约为300）是将它们集成到晶体管中的一大障碍。

但是，最近科学家在较不繁芜的材料，氧化铪（HfO 2）中创造存在铁电相，这再次燃起了业界对该存储观点的兴趣。
研究职员创造，可以通过向HfO2中掺入硅（Si）来使斜方晶相（铁电相）保持稳定。
与PZT比较，HfO2具有较低的介电常数，并且可以以保形的办法沉积薄膜（也便是原子层沉积（ALD）工艺）。
最主要的是，HfO2是一种熟习的材料，它便是逻辑器件HKMG中的HK栅极氧化层材料。
通过奥妙地修正这种兼容CMOS的材料，逻辑晶体管现在可以变成非易失落性FeFET存储晶体管。

从平面到立体

FeFET的功能验证已在二维平面架构中实现。
与此同时，HfO2保形沉积工艺使得3D堆叠成为可能，例如，在垂直“壁”上沉积铁电材料从而在垂直方向上堆叠晶体管。

在材料方面，这些3D FeFET可以办理2D FeFET构造带来的一些寻衅。
一个寻衅与HfO 2电介质的多晶性子有关。
缩放HfO2薄膜的厚度会显著减少该层中晶粒的数量。
由于，并非所有晶粒都具有相同的极化方向，晶粒减少会影响晶体管对外部电场相应的同等性，终极导致较大的管间差异。
通过3D堆叠，至少在物理尺寸上肃清了此限定（也便是HfO2不须要压缩得太薄），从而降落了管间差异。

垂直FeFET工艺流程与3D NAND类似，IMEC也一贯积极采取这种方法。
3D NAND闪存是当今用于高密度数据存储的主流技能。
3D NAND相对便宜且非易失落性，但它构造较繁芜以及操作缓慢。

3D-NAND闪存构造的示意图

这些垂直FeFET有望比繁芜的3D NAND闪存具有更多上风，包括更简化的工艺流程，更低的功耗和更快的速率。
与3D NAND闪存比较，垂直FeFET可以以更低的电压进行编程（又称为写入）（与NAND的20V比较约为4V），从而提高了可靠性和可微缩性。

2V的存储窗口和比拟闪存的耐久性

多年来，IMEC倚靠其长期在前辈3D NAND闪存技能开拓中积累的履历，以及为基于PZT的铁电存储器的早期研究而开拓的设备和产线，而一贯专注于类3D NAND垂直FeFET的开拓。
自2016年以来，IMEC及其互助伙伴制订了一项垂直FeFET的工业同盟操持。

在该操持的框架内，互助成员共同应对3D FeFET的工艺，特性和可靠性等紧张技能寻衅。
例如，IMEC团队正在探索有关如何稳定HfO2的正交晶相（铁电相）。
例如，该相可以通过用Si 置位掺杂HfO2而得到。
掺杂会在薄膜中产生应变，使晶体进入所需的正交晶相。
出于热平衡（即保持铁电相）的考虑，Si是首选的掺杂原子，但研究小组还研究了其他掺杂原子，例如铝（Al）和镧（La），并研究了铪锆氧化物作为替代铁电体的可行性。

最近，IMEC展示了基于3D NAND架构的第一款有实际功能的垂直FeFET。
该器件是基于IMEC的3D NAND闪存工艺流程制造的，用原子层沉积（ALD）工艺沉积8nm的Si掺杂HfO2薄膜来替代范例的氧化物-氮化物-氧化物（ONO）介电层。
多晶硅用作栅极材料，非晶硅用作沟道。
整体构造包含由三个串联的器件组成的垂直串（掌握栅极以及底部和顶部的选通管栅极）。
沟道孔先添补氧化物，然后回蚀刻，末了形成通心粉状构造。
在真正的类似3D NAND的芯片中，掌握栅极的数量最多可以在垂直方向上堆叠64层，以得到高密度的存储办理方案。

（左）3D FeFET串联三个单元的横截面示意图；（右）TEM截面。

对付该试验器件，在施加100ns 写入/擦除脉冲后，可得到高达2V的存储窗口。
FeFET在85C下仍旧有数据保存能力：在85C 100小时后，仍旧可以不雅观察到清晰的数据保持状态。
该团队还报告了类似Flash的10^4个循环的耐久性，并进行了首次可靠性评估。
高电场引起的界面电荷俘获，被认为是耐久性的一大限定成分。
减薄界面层厚度有望办理了这一寻衅。

存储器特性：施加100ns 写入（PRG）/擦除（ERS）脉冲后，可得到高达2V的存储器窗口。

可靠性表征：编程和擦除后，阈值电压Vt随着循环而变革。
10000个周期后不雅观察到存储窗口关闭。

类3D NAND的运用和机器学习

FeFET仍处于研发的早期阶段，要说是否或何时将其投入生产还为时过早。
然而，这种有出息的新存储观点引起了工业界的极大兴趣。
IMEC的职责是发掘其全部潜力，并为互助伙伴在这一激动民气的研究领域中抢先一步。
然后，他们可以决定如何最有效地将FeFET存储器装入其产品和芯片中。

作为独立存储器，FeFET被认为已进入存储级存储器（SCM）系列，从而有助于补充速率快但易失落性的DRAM与速率慢但非易失落且高密度的NAND闪存之间的市场空缺。
FeFET是非易失落性的，与NAND闪存比较有诸多上风：更快的写入/擦除速率，工艺大略，功耗更低并且可以在更低的电压下事情。
但是，只管在速率上更靠近于DRAM，但有限的循环次数（FeFET为10^4而不是DRAM 为10^12）很可能会将FeFET推向DRAM和NAND之间的NAND端。

FeFET存储器也引起了逻辑代工厂的兴趣：该存储器的高速率对付依赖于内存打算的机器学习运用可能非常有上风。
为此，业界正在探索选取得当的存储器，包括闪存，MRAM，RRAM，PCM，SRAM和FeFET。
FeFET的非线性特性和速率特性使该技能特殊吸引利用深度学习卷积神经网络模型的机器学习运用程序。
对付此运用，我们很可能会看到基于平面工艺的FeFET芯片面世。

展望：向更高密度的FeFET迈进

NAND闪存技能的另一个分外上风是每个单元最多可以存储4个比特的能力，这使该技能具有独特的高数据密度。
在传统的单层单元中，每个单元只能存储一个比特信息。
NAND闪存单元已从单级单元发展为每个单元具有2、3乃至4位的单元。
这些单元具有4比特，也便是在每个单独的晶体管中利用16个离散的阈值电压（或充电电平），这须要足够大的存储窗口。

对付FeFET，IMEC认为有三种提高存储密度的方法使FeFET在密度方面真正成为NAND 闪存竞争对手。
首先，只要可以充分稳定阈值电压，原则上FeFET的2-2.5V的存储窗口该当能许可每个单元存储2个比特，也便是4个充电电平。

其次，通过利用类似沟槽的架构来连接晶体管，使单元密度增加一倍，即在沟槽的每一侧都有一个晶体管。
在当前的3D FeFET设计中，例如在IMEC的3D NAND架构中，掌握栅被设计为围栅（GAA）构造。
这意味着栅极包裹在圆柱形沟道周围，因而一层只有一个晶体管。
NAND闪存须要GAA构造来改进电荷注入到浮栅或氮化物捕获层中的性能，但FeFET则不须要。
IMEC目前正在探索利用另一种类似沟槽的构造，该晶体管在沟槽的侧壁上制作，也便是在沟槽的相对两端有两个晶体管。
这种架构该当有机会使存储单元数量增倍并减小单元间的性能差异。

第三，FeFET存储单元可以微缩到更小的物理尺寸。
在范例的NAND闪存单元中，ONO电介质层具有约20nm的厚度。
在FeFET单元中，HfO2铁电层有望减薄至4nm。
其余，在垂直方向上，与NAND闪存比较，FeFET的事情电压更低，这将使字线排列可以更紧密，从而整体密度更高。

总之，3D FeFET的更高的密度，更快的速率，非易失落性，类似闪存的耐久性，更低的操作电压和更低的功耗等上风使得它成为类3D NAND运用的有趣的竞争者。

本文由IC字幕组Jason Jin 翻译自IMEC magazine，阅读原文请点左下角。

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