电源电路的基本元器件（2）电容

电源电路的基本元器件（1）电阻

我们可以从上图可以看到在电源系统中，电容在开关电源电路中紧张用于：

1、输入电容Cin

2、输出电容Cout

3、自举电容CBST

4、电容掌握器自身的一些储能和稳压CVCC

5、开关掌握器的配置Css

6、环路特性设计Ccomp

7、去耦

电源每每是我们在电路设计过程中最随意马虎忽略的环节。
实在，作为一款精良的设计，电源设计应该是很主要的，它很大程度影响了全体系统的性能和本钱。

这里，只先容一下电路板电源设计中的电容利用情形。
这每每又是电源设计中最随意马虎被忽略的地方。
很多人搞ARM，搞DSP，搞FPGA，乍一看彷佛搞得很博识，但未必有能力为自己的系统供应一套低本钱可靠的电源方案。
尤其当提高口芯片供应困难，价格高。
我们须要利用一些国产芯片进行电源设计。
本文就以JWH6346为例，解释电容器在开关电源设计中的利用。

1、输入电容

输入电容纹波电流有效值打算

相信很多人都知道Buck电路中输入电容纹波电流有效值，在连续事情模式下可以用以下公式来打算：

然而，相信也有很多人并不一定知道上面的打算公式是如何推导出来的，下文将完成这一过程。
我曾经在我写的华为内部的培训资料《电源是若何炼成的》里面，也没有充分的描述清楚。
大概多朋友通过这个材料跟我磋商过这这个问题。

众所周知，在BuckConverter电路中Q1的电流（IQ1）波形基本如图1所示：0～DTs期间为一半梯形，DTs～Ts期间为零。
当0～DT期间Iq1 ⊿I足够小时（不考虑输出电流纹波的影响），则Iq1波形为近似为一个高为Io、宽为DTs的矩形，则有：

图1

Iin=(Vo/Vin)Io＝DIo （Iin，只要Cin容量足够大，则在全体周期中是基本恒定的；按照能量守恒定律：Pin≈Pout）

Icin＝Iq1-Iin

对Icin 的表达式可以这样理解：在Q1导通期间输入端和输入电容共同向输出端供应电流，因此输入电容电流即是Q1电流减去输入端电流；在Q1关断期间输入端对电容充电，以补充在Q1导通期间所泄掉的电荷，而此时电流方向与所定义的正向是相反的，以是有Icin＝－DIo根据有效值的定义.

弗成贵出输入电容的纹波电流有效值Icin.rms的打算公式：

有效值定义：有效值(Effectivevalue)在相同的电阻上分别通以直流电流和互换电流，经由一个互换周期的韶光，如果它们在电阻上所花费的电能相等的话，则把该直流电流（电压）的大小作为互换电流（电压）的有效值，正弦电流（电压）的有效值即是其最大值（幅值）的1/√2，约0.707倍。

在正弦互换电流电中根据热等效事理，定义电流和电压的有效值为其瞬市价在一个周期内的方均根值。

详细内容：

开关电源的输入电容纹波过大，有什么危害？

Buck电路开关电源的输入电容该当选多大？

根据上面两个详细理解的内容，我们可以看到，输如电压能够容忍的电压变革值与电容的关系式。

按照JWH6346的器件资料直接给出了输入电容的打算公式，我们可以看到符合我们推导过程。

输入电容器用于向降压转换器供应互换输入电流，并坚持直流输入电压。
通过输入电容器的纹波电流可通过以下公式打算：

个中IOUT是负载电流，Vout是输出电压，Vin是输入电压。
因此，当确定输入纹波电压时，输入电容器可通过以下等式打算。

电容上本身的ESL并不大，但是常常会有由于输入电容较远或者地线较远引入较大的ESL在输入端引起较大的尖峰，导致芯片供电非常或者芯片MOSFET过压击穿。

以是输入电容的PCB布放，须要靠近输入真个两个管脚。

2、输出电容

1、 设定开关事情频率：f=60kHz，输出电流Io=1A；根据变压器，输入、输出电压求实际最大占空比Dmax=0.457；

2、 打算Toff、Ton：

　　Toff=1/f(1-Dmax)=9.05 Ton=1/fDmax=7.62

3、 打算输出峰值电流：

4、 根据输出波形，来打算输出电容量：

　　由上图波形可知：Io减少、Uo也减小，即输出电解电容紧张坚持t1到t2韶光段电压。
设输出纹波为120mV则：

　　5、 纹波电流，一样平常取输出电流的5%～20%，即Inppl=20%1=0.2A实际每个电解电容的纹波电流为0.2A，故知足设计哀求。

　　6、 实际最大值

　　7、 履历公式

　　注：ESR值须要根据实际纹波电流大小而定，实际利用值比打算值应小得多；大概是最大值的20%旁边或更小。

输出电容器须要坚持直流输出电压，电容值决定输出纹波电压。
输出电压纹波可通过以下公式打算：

后续我们再做该公式的详细和推导。

详细内容可以点击链接：

关于Buck电源的输出电容的容值如何打算？

3、自举电容

自举电容，内部高端MOS须要得到赶过IC的VCC的电压，通过自举电路升压得到，比VCC高的电压，否则，高端MOS无法驱动。

自举是指通过开关电源MOS管和电容组成的升压电路,通过电源对电容充电致其电压高于VCC。
最大略的自举电路由一个电容构成，为了防止升高后的电压回灌到原始的输入电压，会加一个Diode.自举的好处在于利用电容两端电压不能突变的特性来升高电压。
举个例子来说，如果MOS的Drink极电压为12V，Source极电压原为0V，Gate极驱动电压也为12V，那么当MOS在导通瞬间，Soure极电压会升高为Drink减压减去一个很小的导通压降，那么Vgs电压会靠近于0V，MOS在导通瞬间后又会关断，再导通，再关断……。
如此下去，永劫光在MOS的Drink极与Source间通过的是一个N倍于事情频率的高频脉冲，这样的脉冲尖峰在MOS上会产生过大的电压应力，很快MOS管会被破坏。
如果在MOS的Gate与Source间接入一个小电容，在MOS未导通时给电容充电，在MOS导通，Source电压升高后，自动将Gate极电压升高，便可使MOS保持连续导通。

须要自举电容器为顶部开关驱动器供应电压。
建议将0.1F低ESR陶瓷电容器连接至BST引脚和SW引脚。
PCB布放只管即便靠近掌握器，走线只管即便粗短。

详细讲解：

Boot电容(自举电容)的事情事理

4、掌握器自身稳压电容

掌握器本身内容便是数字电路+仿照电路。
在内部实现稳压源，有些须要外部接电容，进行稳压。

5、缓启动韶光配置

JWH6346中设计了软启动，防止保护启动过程中过冲、短路保护规复韶光，软启动韶光可通过连接在SS引脚和AGND之间的电容器Css进行调度。
芯片启动时，一个10uA的电流源给SS电容器充电。
软启动韶光tSS可通过以下等式打算。

6、环路补偿电路

在环路补偿网络设计中，会利用电阻、电容形成运放的周边，实现多少个极点和零点，从而改变反馈环路的波特图特性。
此处不做展开

详细内容：

用示波器也可以测试“电源环路稳定性”

环路补偿

电源环路稳定性评价方法

7、去耦电容的选择

在高速时钟电路中，尤其要把稳元件的RF去耦问题。
究其缘故原由，紧张是由于元件会把一部分能量耦合到电源、地系统之中。
这些能量以共模或差模RF的形式传播到其他部件中。
陶瓷片电容须要比时钟电路哀求的自激频率更大的频率，这样可选择一个自激频率在10～30 MHz，边沿速率是2 ns或者更小的电容。
同理可知，由于许多PCB的自激范围是200～400 MHz，当把PCB构造看做一个大电容时，可以选用适当的去耦电容，增强EMI的抑制。
我们知道由于引线中不可避免存在较小电感，表面安装元件具有更高的（大约两个数量级）自激频率。

铝电解电容不适用于高频去耦，紧张用于电源或电力系统的滤波。

由实际履历可知，选择不同去耦电容的依据，常日是根据时钟或处理器的第一谐波来选择。
但是，电源电流是由3次或5次谐波产生的，此时就该当考虑这些谐波，采取较大的分立电容去耦。
在达到200～300 MHz以上频率的电流事情状态后，0.1F与0.01F并联的去耦电容由于感性太强，转换速率缓慢，不能供应知足须要的充电电流。

在PCB上放置元件时，必须供应对高频RF的去耦。
必须确保所选去耦电容能知足可能的哀求。
考虑自激频率的时候须要考虑对主要谐波的抑制，一样平常考虑到时钟的5次谐波。
以上这些要点对高速时钟电路尤为主要。

对去耦电容容抗的打算是选择去耦电容的根本，表示为

个中，Xc是容抗（）；f是谐振频率（Hz）；C为电容大小。

选择去耦电容的关键是打算所用电容的容值大小，这里向大家先容常在高速电路里利用的波形法。

如图1所示，逻辑状态由0转换到1，实际的时钟边沿速率发生了变革。
虽然切换位置仍旧保持不变，但t1、t2，已改变，这是由于电容充、放电使旗子暗记边沿变革变缓的缘故原由。

利用表的公式可以打算图1中的时钟边沿变革率。
在设计时要把稳的是，必须确保最慢的边沿变革率不会影响其事情性能。

傅里叶剖析可以从时域到频域对旗子暗记进行剖析。
在射频（RF）频谱分布中，射频能量随频率低落而减少，从而改进了电磁滋扰（EMI）的性能。

在打算去耦电容之前，须要先画出戴维宁等效电路。
总的阻抗值即是电路中两个电阻的并联。
假定图2所示的戴维宁等效电路中，ZＳ＝150，ZL＝1.0 k，那么

　　图2 戴维宁等效电路

　　方法一：在已知时钟旗子暗记的边沿速率时，用式（5－9）来打算。

个中，当旗子暗记的边沿速率tr，单位为ns时，电容最大值Cmax，单位为nF；当tr，单位为ps时，Cmax，单位为pF；R1为网络的总电阻，单位为。
　　由式（5－9）可知，必须选择适当的电容，使当tr＝3.3RC时知足旗子暗记上升/低落沿的须要。
选择不当会引起基线漂移。
这里的基线便是判断逻辑1或0的稳态电平。
3.3是韶光常数，其3倍即是一个上升韶光。
例：（1）如果设计旗子暗记的边沿速率为10 ns，电路等效阻抗为130，打算最大电容值为

　　 （2）某旗子暗记上、下沿均为8.33ns：频率为80MHz；R为范例的TTL巴参数33；则tr＝tf＝3.3 ns（为上、下沿的1/4）。
打算最大电容值为

　　方法二：首先决定所要滤除的最高频率，然后用式（5－10）得到在最小旗子暗记畸变情形下的最大电容值。

　　例：在Rt＝130的情形下，滤除一个50MHz的旗子暗记，在忽略源内阻Zc时，求Cmin。

　　在利用去耦旁路电容时，须要考虑以下几点：

　　 使电容的引线最短，线路电感最小。

　　 选择适宜的额定电压和介电常数的电容。

　　 如果边沿速率的畸变容许3倍于C的大小，应利用大一级的电容标称值。

　　 电容安装好后，必须检讨是否事情正常。

　　 太大的电容会导致旗子暗记的过大畸变。

在电子电路中，去耦电容和旁路电容都是起到抗滋扰的浸染，电容所处的位置不同，称呼就不一样了。
对付同一个电路来说，旁路（bypass）电容是把输入旗子暗记中的高频噪声作为滤除工具，把前级携带的高频杂波滤除，而去耦（decoupling）电容也称退耦电容，是把输出旗子暗记的滋扰作为滤除工具。

旁路防止其他器件通过输入旗子暗记滋扰本器件，去耦电容是防止本器件滋扰其他器件。

去耦电容用在放大电路中不须要互换的地方，用来肃清自激，使放大器稳定事情。
从电路来说，总是存在驱动的源和被驱动的负载。
如果负载电容比较大，驱动电路要把电容充电、放电，才能完成旗子暗记的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动的电流就会接管很大的电源电流，由于电路中的电感，电阻（特殊是芯片管脚上的电感，会产生反弹），这种电流相对付正常情形来说实际上便是一种噪声，会影响前级的正常事情，这便是耦合。

去耦电容便是起到一个电池的浸染，知足驱动电路电流的变革，避免相互间的耦合滋扰。

去耦和旁路都可以看作滤波。
去耦电容相称于电池，避免由于电流的突变而使电压低落，相称于滤纹波。
详细容值可以根据电流的大小、期望的纹波大小、浸染韶光的大小来打算。
去耦电容一样平常都很大，对更高频率的噪声，基本无效。
旁路电容便是针对高频来的，也便是利用了电容的频率阻抗特性。
电容一样平常都可以算作一个RLC串联模型。
在某个频率，会发生谐振，此时电容的阻抗就即是其ESR。
如果看电容的频率阻抗曲线图，就会创造一样平常都是一个V形的曲线。
详细曲线与电容的介质有关，以是选择旁路电容还要考虑电容的介质，一个比较保险的方法便是多并几个电容。

干系浸染

去耦电容在集成电路电源和地之间的有两个浸染：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。
数字电路中范例的去耦电容值是0.1F。
这个电容的分布电感的范例值是5H。
0.1F的去耦电容有5H的分布电感，它的并行共振频率大约在7MHz旁边，也便是说，对付10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声险些不起浸染。
1F、10F的电容，并行共振频率在20MHz以上，去除高频噪声的效果要好一些。
每10片旁边集成电路要加一片充放电电容，或1个蓄能电容，可选10F旁边。
最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的构造在高频时表现为电感。
要利用钽电容或聚碳酸酯电容。
去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1F，100MHz取0.01F。

电源完全性，不仅仅是去耦电容那么大略

一张图搞懂为什么去耦电容要好几种容值？

去耦电容 与 旁路电容 的差异

关于去耦电容的效果，这张动图很不错

深入芯片内部，理解去耦电容的浸染

电容去耦事理(阐明十分透彻)

去耦电容布线方法

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电源电路的基本元器件（1）电阻