电子行业：AI半导体技能的新结构、新工艺、新材料

以下为报告原文节选

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1. 半导体行业现状：晶圆厂培植本钱加大，AI 开支明显提升

在人工智能和汽车电动化、智能化的家当趋势下，半导体增长的逻辑仍在强化，2030 年半导体市场规模有望打破 1 万亿美元。

随着工艺节点的打破，半导体研发投入和晶圆厂培植本钱大幅提升，估量 5nm 晶圆厂培植本钱高达 54 亿美元。
半导体公司由于成本开支巨大，形成了较强的技能壁垒和资金壁垒，它们通过不断地缩短产品的生命周期，并不断地通过技能创新来保持产品竞争力。
随着工艺节点的打破，半导体设计和研发投入对应的成本开支大幅提升，例如 65nm 工艺研发设计本钱约为 2800 万美元，而 5nm 工艺干系的设计和研发本钱为 5.4 亿美元；与此同时，65nm 到 5nm 晶圆厂培植本钱也从 4 亿美元提升至 54 亿美元。

晶体管微缩、3D 堆叠等技能创新使得 CMOS 前辈工艺方面的投资加大，2024-2027 年半导系统编制造设备市场有望保持持续增长。

半导体公司 AI/ML（人工智能/机器学习）有关的 EBIT 快速增长，估量 4 年往后有望增加至每年 850-950亿美元。
半导体公司每年 AI/ML 贡献的 EBIT 目前来看为 50-80 亿美元，在未来 2-3 年将会产生 350-400 亿美元。
而 4 年往后有望增加至每年 850-950 亿美元。

AI 在全体半导体家当链中，对付制造的 EBIT 影响最大，约为 380 亿美元，未来芯片研发和设计本钱有望降落。
制造业将在 AI/ML 中明显受益，特殊是考虑到了成本开支、运营支出和材料本钱。
AI 对付半导系统编制造产生的贡献最大，约为 380 亿美元。
同时受益于芯片设计和验证自动化，芯片研发和设计本钱也相应降落。

随着 GPU、ASIC、通讯设备和高带宽 DRAM 用量增加，下贱工业、消费电子和打算领域对应的 AI 半导体发卖额快速增长。

在数据中央侧和边缘侧，不同类型芯片的占比不同。
在数据中央侧，推理和演习芯片 ASIC 芯片占频年夜幅提升；而在边缘侧推理芯片 GPU 大幅提升，演习芯片 FPGA 占频年夜幅提升。

2. AI 半导体：新构造、新材料和新工艺

随着 AI 半导体晶体管数量增加，通过引入 MPU（微处理器）、增大芯片面积，算力将会大幅提升。
我们接下来对付 AI 半导体的新构造、新工艺和新材料等家当趋势进行前瞻性剖析。

2.1 新构造：晶体管微缩、存储器件堆叠，利用 MIMCAP 构造

随着 AI 半导体技能发展，半导体器件构造更加繁芜，由 FinFET 到 GAA，再到 CFET 转变。
1999 年，胡正明教授正式发明 FinFET（鳍式场效应晶体管），比较平面 FET 的平面设计，FinFET 为 3D 立体构造，肃清了平面 FET 的短沟道效应。
但当工艺节点达到 5 nm 之后，FinFET 构造无法供应足够的静电掌握。
GAAFET(Gate-All-Around FET)把栅极和漏极从鳍片变成了纳米线，栅极对电流的掌握力进一步提升。
据IMEC 数据，GAA 估量将于 2024 完成，采取 2nm 节点取代 FinFET 技能。
而 CFET 采取多层纳米片替代GAA 中的纳米线，更大宽度的片状构造增加了打仗面，器件构造连续微缩。

GAAFET的器件构造中，沟道外延层、源极/漏极外延层涌现了多层构造，高性能/高带宽的DRAM利用High-k材料和金属材料，而这些材料和工艺都须要更多的 ALD 和 PVD 外延工艺。

ALD 设备行业是薄膜沉积市场中增速最快的细分板块，随着器件繁芜性增加、引入 3D 构造，新材料的种类与用量均有所增加。

其余，在存储端，随着天生式 AI 的发展，大容量数据高速运转，DRAM 芯片利用 HBM（High Bandwidth Memory）构造来降落互联的延迟。
DRAM 从平面构造转换为 HBM 构造，可以大幅降落互联长度、采取 TSV互联的办法提高数据传输速率、降落散热和耗电量、增加 TSV 构造中的硅面积。

通过将外接电路和存储阵列晶圆键合在一起，3D NAND 芯片将具备更高的存储密度和更快的数据传输速率，3D NAND 的性能明显提升。

随着 AI 半导体的发展，未来将更多采取 3D 堆叠和低温/繁芜器件构造，NAND flash 增加至 500 层以上，DRAM 由 2D 向 3D 构造转变，更多采取低温工艺/繁芜器件构造。

AI 半导体增加了 MIMCAP 构造（Hf 基 ALD 介质层），个中 MIM 为单元电容器。
AI 半导体将 MIMCAP 放在金属堆栈的上层来增加存储，而 Graphcore 在 N7 年夜将一些 MIM 电容器从金属堆栈的上层迁移到单独的芯片中，从而使它们更大并且更不易受到滋扰，这种技能使性能提高 30%。

2.2 新工艺：FEOL 采取 HKMG 工艺，BEOL 采取背面供电工艺

逻辑器件制造可分为前道（FEOL）、中道（MOL）和后道（BEOL）工艺。
FEOL 紧张是在 Si 衬底上划分晶体管的有效区域（active area），离子注入实现 N 型和 P 型区域，其次是栅极成长，末了完成源极和漏极的制备；而 BEOL 紧张是金属互连工艺，常日采取大马士革工艺。

栅极成长是晶圆制造的关键工艺，SiON/Poly栅极集成办理方案存在一定局限性，随着 SiON 厚度不断降落，这会导致更多功率损耗，HKMG 方案能较好地办理这些问题。
栅极由绝缘膜（栅氧化层, gate oxide）和电极（栅电极, gate electrode）组成，栅氧化层由 SiON 氧化物绝缘体和聚硅基电极组成。
随着晶体管的微缩，源极和漏极之间的间隔越来越近，电流移动速率加快，施加在栅极上的电压降落。
为了在较低电压下提高性能，必须减小栅氧化材料(SiON)的厚度。
但随着 SiON 厚度不断减小，栅氧化层的可靠性也会降落，从而导致了更多功率损耗，这也限定了厚度的进一步减小。
这使得高 k/金属栅极（HKMG）的集成办理方案应运而生，该办理方案将高介电常数栅氧化层与金属电极相结合，较好办理了以上功率损耗的问题。
常日情形下，基于 Hf 的栅氧化层用于高温半导系统编制造工艺，由于它们可以确保自身和硅的热稳定性。
为了防止现有多晶硅电极材料与高 k 栅氧化层之间的相互浸染，必须引入金属电极来代替多晶硅。

HKMG 可以实现晶体管栅氧化层厚度减少，并通过提高晶体管速率和 Vdd 微缩来降落功耗。
针对 HKMG 优化的设计方案，可以有效掌握泄露电流，较之 poly/SiON，SK hynix 产品速率提高 33%，功耗降落 25%。

其余，背面供电工艺将电源线移动到芯片“背面”的方法，使芯片“正面”专注于互连，英特而后头供电方案 IR 降落了 30%，每个核心单元的性能提高了 6%。
随着芯片性能哀求越来越高，晶体管越来越小，所需供应电流的互连越来越紧密，线路和过孔的进一步拓展也将导致更高的电阻和布线拥塞。
英特尔“背面供电”方案将电源线移动到芯片“背面”，从而使芯片“正面”专注于互连。
当能量流过电线时，电阻会随着电线变得越来越小而增加。
英特尔 PowerVia 方案 IR 降落了 30%，而每个核心单元的电能利用率提高了 6%。

2.3 新材料：硅材料、Hf、钼金属和 High-k 材料用量增加，封装基板利用量增大

高性能/高带宽的 DRAM 须要利用 High-k 材料和金属材料，这些材料和工艺都须要更多的单片 ALD 和外延工艺。
高介电常数先驱体（High-k）紧张用于 45nm 及以下半导系统编制造工艺流程，运用于存储、逻辑芯片的CVD 和 ALD 沉积成膜技能，形成集成电路中的电容介质或栅极电介质，办理器件微缩及泄电问题，可减少泄电至传统工艺的 10 倍旁边，大幅提升良率。
DRAM 线宽越细，High-k 材料用的越多。
未来随着半导体技能的发展，对 High-K 材料的需求将攀升。
随着制程微缩，电容的深宽比倍数增加，须要单位代价量更高的 High-k 材料降落博识宽比刻蚀产生的各种毛病。

其余为了得到更高的性能，小芯片利用量将增多，相应硅片的利用量增大，随着芯片高密度互联，硅面积将增加一倍多。

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