老工程师带你飞 轻松理解ESD

静电放电(ESD: Electrostatic Discharge)，该当是造成所有电子元器件或集成电路系统造成过度电应力(EOS: Electrical Over Stress)毁坏的紧张首恶。
由于静电常日瞬间电压非常高(>几千伏)，以是这种损伤是毁灭性和永久性的，会造成电路直接烧毁。

静电，常日都是人为产生的，如生产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中，乃至元器件本身也会累积静电，当人们在不知情的情形下使这些带电的物体打仗就会形成放电路径，瞬间使得电子元件或系统遭到静电放电的破坏(这便是为什么以前修电脑都必须要配戴静电环托在事情桌上，防止人体的静电损伤芯片)，犹如云层中储存的电荷瞬间击穿云层产生剧烈的闪电，会把大地劈开一样，而且常日都是在雨天来临之际，由于空气湿度大易形成导电通到。

那么，如何防止静电放电损伤呢？首先当然改变坏境从源头减少静电(比如减少摩擦、少穿羊毛类毛衣、掌握空气温湿度等)，当然这不是我们本日谈论的重点。
我们本日要谈论的时候如何在电路里面涉及保护电路，当外界有静电的时候我们的电子元器件或系统能够自我保护避免被静电破坏(实在便是安装一个避雷 针)。
这也是很多IC设计和制造业者的头号难题，很多公司有专门设计ESD的团队，本日我就和大家从最基本的理论讲起逐步讲解ESD保护的事理及把稳点， 你会创造前面讲的PN结/二极管、三极管、MOS管、全都用上了……

以前的专题讲解PN结二极管理论的时候，就讲过二极管有一个特性：正引导通反向截止(不记得就去翻前面的课程)，而且反偏电压连续增加会发生雪崩击穿(Avalanche Breakdown)而导通，我们称之为钳位二极管(Clamp)。
这正是我们设计静电保护所须要的理论根本，我们便是利用这个反向截止特性让这个旁路在正常事情时处于断开状态，而外界有静电的时候这个旁路二极管发生雪崩击穿而形成旁路通路保护了内部电路或者栅极(是不是类似家里水槽有个溢水口，防止水龙头忘关了导致全体卫生间水灾)。
那么问题来了，这个击穿了这个保护电路是不是就彻底去世了？难道是一次性的？答案当然不是。
PN结的击穿分两种，分别是电击穿和热击穿，电击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这个电击穿紧张是载流子碰撞电离产生新的电子-空穴对(electron-hole)，以是它是可规复的。
但是热击穿是不可规复的，由于热量聚拢导致硅(Si)被熔融烧毁了。
以是我们须要掌握在导通的瞬间掌握电流，一样平常会在保护二极管再串联一个高电阻，其余，大家是不是可以举一反三理解为什么ESD的区域是不能form Silicide的？还有给大家一个理论，ESD常日都是在芯片输入真个Pad阁下，不能在芯片里面，由于我们总是希望外界的静电须要第一韶光泄放掉吧， 放在里面会有延迟的(关注我前面解剖的那个芯片PAD阁下都有二极管。
乃至有放两级ESD的，达到双重保护的目的。

在讲ESD的事理和Process之前，我们先讲下ESD的标准以及测试方法，根据静电的产生办法以及对电路的损伤模式不同常日分为四种测试办法： 人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)，但是业界常日利用前两种模式来测试(HBM, MM)。

人体放电模式(HBM）

当然便是人体摩擦产生了电荷溘然碰到芯片开释的电荷导致芯片烧毁击穿，秋日和别人触碰常常触电便是这个缘故原由。
业界对HBM的ESD标准也有迹可循(MIL- STD-883C method 3015.7，等效人体电容为100pF，等效人体电阻为1.5Kohm)，或者国际电子工业标准(EIA/JESD22-A114-A)也有规定，看你要follow哪一份了。
如果是MIL-STD-883C method 3015.7，它规定小于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3。

机器放电模式(MM)

当然便是机器(如robot)移动产生的静电触碰芯片时由pin脚开释，次标准为EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A)，等效机器电阻为0 (由于金属)，电容依旧为100pF。
由于机器是金属且电阻为0，以是放电韶光很短，险些是ms或者us之间。
但是更主要的问题是，由于等效电阻为0，以是电流很大，以是纵然是200V的MM放电也比2kV的HBM放电的危害大。
而且机器本身由于有很多导线相互会产生耦合浸染，以是电流会随韶光变革而滋扰 变革。

ESD的测试方法类似FAB里面的GOI测试，指定pin之后先给他一个ESD电压，持续一段韶光后，然后再回来测试电性看看是否破坏，没问题再去加一个step的ESD电压再持续一段韶光，再测电性，如此反复直至击穿，此时的击穿电压为ESD击穿的临界电压(ESD failure threshold Voltage)。
常日我们都是给电路打三次电压(3 zaps)，为了降落测试周期，常日起始电压用标准电压的70% ESD threshold，每个step可以根据须要自己调度50V或者100V。

(1). Stress number = 3 Zaps. (5 Zaps, the worst case)

(2). Stress step

VESD = 50V(100V) for VZAP <=1000V

VESD = 100V(250V, 500V) for VZAP > 1000V

(3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)

其余，由于每个chip的pin脚很多，你是一个个pin测试还是组合pin测试，以是会分为几种组合：I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin。

1. I/O pins

便是分别对input-pin和output-pin做ESD测试，而且电荷有正负之分，以是有四种组合：input+正电荷、input+负电荷、output+正电荷、output+负电荷。
测试input时候，则output和其他pin全部浮接(floating)，反之亦然。

2.pin-to-pin测试

静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，由于任何的I/O给电压之后如果要对全体电路产生影响一定是先经由VDD/Vss才能对全体电路供电，以是改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(Floating)。

3.Vdd-Vss之间静电放电

静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，由于任何的I/O给电压之后如果要对全体电路产生影响一定是先经由VDD/Vss才能对全体电路供电，以是改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(Floating)。

4.Analog-pin放电测试

由于仿照电路很多差分比对(Differential Pair)或者运算放大器(OP AMP)都是有两个输入真个，防止一个破坏导致差分比对或运算失落效，以是须要单独做ESD测试，当然便是只针对这两个pin，其他pin全部浮接(floating)。

好了，ESD的事理和测试部分就讲到这里了，下面接着讲Process和设计上的factor随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，以是静电击穿越来越随意马虎，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，以是险些所有的芯片设计都要战胜静电击穿问题。

静电放电保护可以从FAB真个Process办理，也可以从IC设计真个Layout来设计，以是你会看到Prcess有一个ESD的option layer，或者Design rule里面有ESD的设计规则可供客户选择等等。
当然有些客户也会自己根据SPICE model的电性通过layout来设计ESD。

1、制程上的ESD

要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，便是用non-silicide或者串联电阻的方法了。

1）Source/Drain的ESD implant

由于我们的LDD构造在gate poly两边很随意马虎形成两个浅结，而这个浅结的尖角电场比较集中，而且由于是浅结，以是它与Gate比较近，以是受Gate的末端电场影响比较大，以是这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV)，以是如果这样的Device用在I/O端口，很容造成ESD损伤。
以是根据这个理论，我们须要一个单独的器件没有LDD，但是须要其余一道ESD implant，打一个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，以是可以明显提高ESD击穿能力(>4kV)。
但是这样的 话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且由于器件不一样了，以是须要单独提取器件的SPICE Model。

2）打仗孔(contact)的ESD implant

在LDD器件的N+漏极的孔下面打一个P+的硼，而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的击穿电压降落(8V-->6V)，以是可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。
以是这样的设计能够保持器件尺寸不变，且MOS构造没有改变，故不须要重新提取SPICE model。
当然这种智能用于non-silicide制程，否则contact你也打不进去implant。

3）SAB (SAlicide Block)

一样平常我们为了降落MOS的互连电容，我们会利用silicide/SAlicide制程，但是这样器件如果事情在输出端，我们的器件负载电阻变低，外界 ESD电压将会全部加载在LDD和Gate构造之间很随意马虎击穿损伤，以是在输出级的MOS的Silicide/Salicide我们常日会用SAB(SAlicide Block)光罩挡住RPO，不要形成silicide，增加一个photo layer本钱增加，但是ESD电压可以从1kV提高到4kV。

4）串联电阻法

这种方法不用增加光罩，该当是最省钱的了，事理有点类似第三种(SAB)增加电阻法，我就故意给他串联一个电阻(比如Rs_NW，或者HiR，等)，这样也达到了SAB的方法。

2、设计上的ESD

这就完备靠设计者的功夫了，有些公司在设计规则就已经供应给客solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的 designer 了，很多设计规则都是写着这个只是 guideline/reference，不是 guarantee 的。

一样平常都是把Gate/Source/Bulk短接在一起，把Drain结在I/O端承受ESD的浪涌(surge)电压，NMOS称之为GGNMOS (Gate-Grounded NMOS)PMOS称之为GDPMOS (Gate-to-Drain PMOS)。
以NMOS为例，事理都是Gate关闭状态，Source/Bulk的PN结本来是短接0偏的，当I/O端有大电压时，则Drain/Bulk PN结雪崩击穿，瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏，以是这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏)，以是呈现特性，起到保护浸染。
PMOS同理推导。

这个事理看起来大略，但是设计的精髓(know-how)是什么？怎么触发BJT？怎么坚持？怎么撑到HBM>2KV or 4KV？

如何触发？必须有足够大的衬底电流，所往后来发展到了现在普遍采取的多指交叉并联结构(multi-finger)。
但是这种构造紧张技能问题是基区宽度增加，放大系数减小，以是不随意马虎开启。
而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难，这也是ESD设计的瓶颈所在。

如果要改变这种问题，大概有两种做法(由于triger的是电压，改进电压要么是电阻要么是电流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大，而使得ESD电飘泊布更均匀，从而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，类似上面的打仗孔P+ ESD imp)，在N+Drain下面打一个P+，降落Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

对付的ESD有两个小小的知识要跟大家分享一下：

1)NMOS我们常日都能看到比较好的特性，但是实际上PMOS很难有特性，而且PMOS耐ESD的特性普遍比NMOS好，这个道理同HCI效应，紧张是由于NMOS击穿时候产生的是电子，迁移率很大，以是Isub很大随意马虎使得Bulk/Source正引导通，但是PMOS就难咯。

2) Trigger电压/Hold电压: Trigger电压当然便是之前将的的第一个拐点(Knee-point)，寄生BJT的击穿电压，而且要介于BVCEO与BVCBO之间。
而Hold电压便是要坚持持续ON，但是又不能进入栅锁(Latch-up)状态，否则就进入二次击穿(热击穿)而破坏了。
还有个观点便是二次击穿电流，便是进入Latch-up之后I^2R热量骤增导致硅融化了，而这个便是要限流，可以通过掌握W/L，或者增加一个限流高阻， 最大略最常用的方法是拉大Drain的间隔/拉大SAB的间隔(ESD rule的普遍做法)。

3、栅极耦合(Gate-Couple) ESD技能

我们刚刚讲过，Multi-finger的ESD设计的瓶颈是开启的均匀性，假设有10只finger，而在ESD 放电发生时，这10 支finger 并不一定会同时导通(一样平常是因Breakdown 而导通)，常见到只有2-3 支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完备相同所致，这2~3 支finger 一导通，ESD电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，以是其ESD 防护能力等效于只有2~3 支finger的防护能力，而非10 支finger 的防护能力。
这也便是为何组件尺寸已经做得很大，但ESD 防护能力并未如预期般地上升的紧张缘故原由，增打面积未能预期带来ESD增强，怎么办？实在很大略，便是要降落Vt1(Trigger电压)，我们通过栅极增加电压的办法，让衬底先开启代替击穿而提前导通产生衬底电流，这时候就能够让其他finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD浸染。

finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD浸染。

但是这种GCNMOS的ESD设计有个缺陷是沟道开启了产生了电流随意马虎造成栅氧击穿，以是他不见的是一种很好的ESD设计方案，而且有源区越小则栅压的影响越大，而有源区越大则越难开启，以是很难把握。

4.还有一种繁芜的ESD保护电路: 可控硅晶闸管(SCR: Silicon Controlled Rectifier

(SCR: Silicon Controlled Rectifier）

它便是我们之前讲过的CMOS寄生的PNPN构造触发产生并且Latch-up，通过ON/OFF实现对电路的保护，大家可以回顾一下，只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了，不过只能适用于Layout，不能适用于Process，否则Latch-up又要fail了。

末了，ESD的设计学问太深了，我这里只是抛砖引玉给大家科普一下了，基本上ESD的方案有如下几种:电阻分压、二极管、MOS、寄生BJT、SCR(PNPN structure)等几种方法。
而且ESD不仅和Design干系，更和FAB的process干系，而且学问太深了，这里我也不是很理解，无法给再大家深入了。
当然术业专攻学无止境，事情中只有不断学习才会创收更高效益。